[충청뉴스 이성현 기자] 그동안 높은 비용 부담과 엄격한 국가 핵심기술 보안 규제에 가로막혀 국내 대학 연구실이 접근조차 할 수 없었던 14나노미터(㎚·10억분의 1m)급 첨단 반도체 공정이 마침내 교육 현장에 개방된다.
국내 대학원생들이 이론을 넘어 산업계 현역 엔지니어들과 동일한 3차원 입체 소자 공정으로 직접 칩을 설계하고 파운드리에서 실제 제작·검증까지 수행하는 환경이 구축될 전망이다.
한국과학기술원(KAIST)은 전국 대학 연구실이 삼성전자의 14나노 FinFET(핀 전계효과 트랜지스터) 첨단 공정을 활용해 실제 반도체 칩을 설계·제작하고 성능까지 검증할 수 있는 길이 열렸다고 16일 밝혔다.
이를 위해 KAIST 반도체설계교육센터(IDEC)는 최근 동탄교육장에서 삼성전자와 '시스템반도체 14나노 공정 지원'을 위한 업무협약을 체결했다.
정부 지원사업인 '반도체핵심IP 설계전문인력양성사업'의 일환으로 추진된 이번 협약을 통해 삼성전자는 향후 5년간 14나노 FinFET 공정(연 1회, 48개)을 비롯해 28나노 LPP(저전력 공정, 연 2회), 28나노 FD-SOI(완전 공핍 실리콘 절연막 기반 공정, 연 1회), 130나노 BCDMOS(고전압 아날로그 공정, 연 2회) 등 다양한 공정의 멀티프로젝트웨이퍼(MPW) 칩 제작 기회를 매년 제공한다.
5년간 대학에 제공되는 총 칩 제작 기회는 1160개에 달하며, 매년 전국에서 약 600명의 대학원생과 연구자가 실전 프로세스에 참여하게 된다.
이번에 도입된 14나노 FinFET 공정은 단 한 차례 칩을 제작하는 데만 약 60억 원의 막대한 비용이 소요되어 개별 대학 연구실의 재정으로는 사실상 접근이 불가능했던 영역이다.
14나노 공정은 스마트폰 AP, 인공지능(AI) 반도체, 고성능 컴퓨팅(HPC) 등 첨단 시스템반도체의 핵심 기술이다.
전류 통로(채널)가 평평한 2D 구조인 28나노 공정과 달리, 14나노부터는 소자가 미세해지며 발생하는 누설 전류(단채널 효과)를 막기 위해 통로를 물고기 지느러미(Fin) 모양의 3D 입체 구조로 세우고 게이트가 3면을 감싸도록 설계한다.
28나노가 평지에 지은 '단층 주택'이라면 14나노는 고층 아파트처럼 트랜지스터를 입체적으로 밀집시켜 성능과 전력 효율을 압도적으로 높인 고난도 기술이다.
이처럼 뛰어난 첨단 기술임에도 14나노 공정은 ‘국가 핵심기술’로 지정되어 있어 기술 유출 방지를 위한 엄격한 통제 때문에 대학 연구진 등의 외부 접근이 원천 차단돼 왔다.
그러나 국내 시스템반도체 실무 인재 양성이 국가적 과제로 부상하면서 삼성전자는 1년 이상 KAIST IDEC의 보안 관리 능력을 철저히 검증했다. IDEC의 강력한 보안 인프라를 신뢰한 삼성전자는 대학 교육용으로는 최초로 파운드리 서비스를 제공하기로 결단했다는 설명이다.
앞서 양 기관은 2025년 시범(파일럿) 프로그램을 가동해 IDEC 연구원들과 일부 선발된 대학 설계팀이 삼성전자에 직접 상주하며 설계상 문제점을 보완하고 지원 프로세스를 조율했다.
아울러 원격 환경에서도 안전한 설계가 가능하도록 클라우드 서버 기반의 강력한 보안 인프라를 구축하고 검증을 완료했다.
이에 따라 참여 연구실들은 기술 유출 방지 프로그램이 내장된 전용 클라우드를 통해서만 접속해야 하며 연구실 내부에 지정된 보안 카메라(CCTV)를 설치하고 인증된 환경에서만 설계 공정을 진행하는 등 엄격한 물리적 보안 조건을 준수하게 된다.
이번 14나노 공정 지원의 첫 수혜를 받게 될 2026년 본 프로그램에는 엄격한 설계 심사를 거쳐 전국 17개 대학 소속의 43개 연구팀이 최종 선발돼 실제 칩 제작에 도전한다.
박인철 IDEC 소장은 “1996년 800나노급 공정 지원을 시작으로 글로벌 산업 트렌드에 발맞춰 신규 공정을 도입해 왔으며 이번 삼성전자와의 협력은 학생들이 실전 파운드리 환경을 온전히 경험하는 기념비적인 계기가 될 것”이라며 “앞으로도 차세대 미세 공정까지 대학 교육에 도입될 수 있도록 기업들과 지속적으로 협의해 국내 반도체 전문 인력 양성 기반을 확대하겠다”고 포부를 밝혔다.
